Сумматоры. 
Автоматизированные системы управления технологическими процессами на тэс

Одноразрядный сумматор является одним из основных узлов арифметического устройства цифровых вычислительных машин, т. к. суммирование двух двоичных чисел является основой выполнения всех остальных действий.

Таблица сложения двух одноразрядных двоичных чисел имеет вид.

На основе этой таблицы составим таблицу истинности работы логического автомата (сумматора), реализующего функцию суммирования двух одноразрядных двоичных чисел (табл. 3.10).

Очевидно, что устройство должно иметь два входа (а и Ь)_у на которые одновременно подаются одноразрядные двоичные числа в виде соответствующих сигналов, и два выхода (5, на котором получается результат сложения, и С, на котором получается в случае необходимости перенос в старший разряд).

На основе таблицы истинности получаем:

Из анализа формул следует, что схема сложения двух одноразрядных двоичных чисел должна содержать шесть логических элементов (три элемента И, один элемент ИЛИ и два элемента НЕ).

Преобразуем выражение S = ab+ab. Так как аа = 0 и bb= 0, запишем.

Применив для сомножителя (а + закон де Моргана a+b =ab,.

получим для S

Применение этой формулы позволяет сократить число логических элементов до четырех, т. к. в ней присутствует отрицание логического произведения ab_y которое участвует в выражении для С. Схема логического автомата, реализующего операцию суммирования, его временная диаграмма представлены на рис. 3.43.

В сумматоре арифметического устройства суммирование осуществляется от младшего разряда к старшему. Тогда, как быть с переносом, если необходимо складывать двоичные числа с большим числом разрядов? Очевидно, перенос из данного разряда необходимо учитывать при образовании суммы в соседнем по старшинству разряде. Но рассмотренный выше сумматор имеет только два входа. Можно синтезировать сумматор и с тремя входами, но можно применить и сумматор с двумя входами.

Для создания многоразрядного сумматора для каждого разряда необходимо использовать по два рассмотренных одноразрядных сумматора: один для двух слагаемых и один для получения промежуточной суммы и переноса. По этой причине такие сумматоры называют полусумматорами.

Рис. 3.43. Схема одноразрядного сумматора и его временная диаграмма

Полный одноразрядный сумматор рис. 3.44 строится на двух одинаковых полусумматорах (рис. 3.43) и одной схеме ИЛИ. Для одного полусумматора входными являются величины а и Ь, а для другого — сумма этих величин и перенос из младшего разряда.

Рис. 3.44. Полный одноразрядный сумматор, составленный из двух полусумматоров

В цифровых ЭВМ сумматоры обычно строятся из соединенных соответствующим образом одноразрядных сумматоров. Такое выполнение упрощает многоразрядные сумматоры и позволяет использовать типовые элементы — полусумматоры.

Посредством последовательного соединения одноразрядных полных двоичных сумматоров можно образовать многоразрядный двоичный сумматор (рис. 3.45). На входы A_i и B_t подаются соответствующие разряды многоразрядных двоичных чисел. Сумма в параллельном коде образуется на выходах s_r

Puc. 3.45. Многоразрядный двоичный сумматор.