Цифровая схемотехника. 
Цифровая схемотехника

Задача 1.

Получить минимальную форму и построить принципиальную схему для четырехвходовой логической функции, заданной табл. 1. Для построения принципиальной схемы использовать только элементы И-НЕ: К155ЛА1 и К155ЛАЗ.

Таблица 1.

Заданная логическая функция.

1) Заданный таблицей 1 логический алгоритм представлен ниже аналитически в дизъюнктивной совершенной нормальной форме:

В соответствии с заданной таблицей функция записывается в карту Карно.

Таким образом, заданная логическая функция имеет следующую минимальную форму:

Рисунок 2 Функциональная схема логической функции Yв базисе «И; ИЛИ; НЕ».

Рисунок 3 Схема модели логической функции Y записанной в базисе «И; ИЛИ; НЕ».

Рисунок 4 Функциональная схема логической функции Yв базисе «И-НЕ».

Рисунок 5 Схема модели логической функции Y записанной в базисе «И-НЕ».

Рисунок 6 Принципиальная схема логический элементов И-НЕ серий К155ЛА1 и К155ЛА3.

Задача 2.

Найти алгоритм работы триггера в аналитической форме и построить функциональную схему триггера в соответствии с вариантом.

Базис для реализации: И-НЕ.

Тип триггератриггер асинхронный.

Рисунок 7 RS-триггер

1) Таблица переходов асинхронноготриггера приведена ниже.

Таблица 2.

Таблица переходов асинхронного триггера.

2) Полученный на основании таблицы 2 алгоритм работы триггера минимизированный с помощью карты Карно представлен ниже, аналитически в дизъюнктивной совершенной нормальной форме:

Рисунок 8 Карта Карно для функции Qt.

Таким образом, алгоритм работы триггера имеет следующую минимальную форму:

Функциональная схема логического алгоритма Q_t реализованного в базисе «И — НЕ» приведена на рисунке 9.

Рисунок 9 Функциональная схема логического алгоритма Qt реализованного в базисе «И-НЕ».

Задача 3.

Разработать триггер по MS'-схеме на элементах ИЛИ — НЕ для реализации функции. Построить и нарисовать схемы.

Таблица 3.

Заданная логическая функция.

1) Выбираем базовую структуру триггера, на основе которой будет синтезирована система управления (СУ) заданного триггера.

Базовая структура триггера показана на рисунке 10.

Рисунок 10 Базовая структура триггера Таблица 4.

Таблица переходов заданного триггера.

2) Строим полную таблицу переходов заданного триггера по данным своего варианта с учетом структуры и типа логических элементов. Помимо Выхода Q_t+1 в таблице определяются также значения функций возбуждения ш₁ и ш_2.

Таблица 4.

Таблица переходов заданного триггера.

3) С помощью карт Карно находим минимальную форму функций ш₁ и ш_2.

Рисунок 11 Карта Карно для функций ш1.

Рисунок 12 Карта Карно для ш2.

для ш₁:

для ш₂:

4) Полученные функции приводятся к виду, удобному для реализации в базисе ИЛИ-НЕ и в соответствии с полученными функциями и базовой схемой MS-триггера строится схема триггера (рисунок 13).

Рисунок 13 Схема заданного триггера Проверяем моделированием в MATLAB/Simulink.

Схема модели заданного триггера записанной в базисе «ИЛИ-НЕ» представлена на рисунке 14.

Рисунок 14 Схема модели заданного триггера Вывод: Результаты моделирования показали правильность работы схемы, что говорит об адекватности построенной модели.

триггер логический дешифратор преобразователь Задача 4.

Разработать преобразователь кода (ПК) по схеме дешифратор-шифратор с шифратором, выполненным по матричной диодной схеме. Устройство предназначено для преобразования входных функций, заданных в табл. 5, в соответствующие им выходные при условии, что входные функции заданы двоичным четырехразрядным кодом, выходные — двоичным пятиразрядным кодом, а диапазон изменения параметра составляет (0…1)р/2 с дискретностью x=0.1.

Таблица 5.

Входные и выходные функции.

1) Определяем дискретные значения входной функции при равномерной дискретизации с шагом 0,1 при изменении x от 0 до 1. Полученные данные переводим в двоичный четырехразрядный код, для чего каждое из полученных значений функции умножаем на (2⁴ — 1). Результат округляется до ближайшего целого десятичного числа, которое записываем в двоичном четырехразрядном коде. Результаты заносим в таблицу 6. Следует заметить, что входная функция должна быть ограничена числом 15.

Таблица 6.

Дискретные значения входной функции.

2) Определяем дискретные значения выходной функции при равномерной дискретизации с шагом 0,1 при изменении x от 0 до 1. Полученные данные переводим в двоичный пятиразрядный код, для чего каждое из полученных значений функции умножаем на (2⁵ — 1). Результат округляется до ближайшего целого десятичного числа, которое записываем в двоичном пятиразрядном коде. Результаты заносим в таблицу 7. Следует заметить, что входная функция должна быть ограничена числом 31.

Таблица 7.

Дискретные значения выходной функции.

Строим схему преобразователя кодов. Для этого используется дешифратор 4×16, выходные шины 0…15 которого с помощью диодов соединены с пятью выходными шинами преобразователя ПК в соответствии с полученными в результате выполнения пунктов 1 и 2 кодами входной и выходной функций. При этом двоичный четырехразрядный код входной функции на каждом из наборов определяет номер выходной шины дешифратора, а соответствующий ему пятиразрядный код — узлы соединения выходной шины о соответствующей разрядной шиной ПК. Выходная шина дешифратора и выходные шины преобразователя соединяем с помощью диодов только тех разрядов, где код выходного пятиразрядного двоичного числа равен единице. Этот вариант построения ПК показан на рисунке 15.

Рисунок 15 Преобразователь кода Задача 5.

Разработать на основе микросхемы К155ИЕ7 делитель частоты последовательности импульсов, работающий с двоичными кодами, с коэффициентом деления К_дел, заданным вариантом, построить и нарисовать схему и определить максимальную частоту поступления входных импульсов f_max.

• 1) Выбираем К_дел = 2783
• 2) Определяем необходимую разрядность двоичного счетчика для построения делителя с заданным К_дел:

где квадратные скобки означают округленное до ближайшего целого десятичное число.

3) Определяем число корпусов микросхем, необходимых для построения делителя:

.

где m — число разрядов одной микросхемы.

4) Определяем максимальный коэффициент деления счетчика с числом разрядов n:

5) Определяем число, которым необходимо дополнить счетчик-делитель для получения заданного коэффициента деления:

• 6) Переведем число M в двоичный код M_ДВ =101 001 000 010.
• 7) Рисуем схему делителя, соединяя последовательно N микросхем К155ИЕ7 и подавая на параллельные входы число M. Входы управления С подключаем через инвертор к выходу переполнения старшего разряда (рисунок 16).
• 8)

Рисунок 16 Делитель частоты последовательных импульсов.